CRIS Current Research Information System

J. M. Cazeaux, D. Rossi, M. Omaña, A. Chatterjee, C. Metra (2005). On-Transistor Level Gate Sizing for Increased Robustness to Transient Faults. LOS ALAMITOS : C. Metra, K. Roy, L. Anghel, M. Nicolaidis.

On-Transistor Level Gate Sizing for Increased Robustness to Transient Faults

ROSSI, DANIELE;OMANA, MARTIN EUGENIO;METRA, CECILIA
2005
2005
Proceedings 11th IEEE International On-Line Testing Symposium
23
28
J. M. Cazeaux, D. Rossi, M. Omaña, A. Chatterjee, C. Metra (2005). On-Transistor Level Gate Sizing for Increased Robustness to Transient Faults. LOS ALAMITOS : C. Metra, K. Roy, L. Anghel, M. Nicolaidis.
J. M. Cazeaux; D. Rossi; M. Omaña; A. Chatterjee; C. Metra
4.01 Contributo in Atti di convegno
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