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On-Transistor Level Gate Sizing for Increased Robustness to Transient Faults / J. M. Cazeaux; D. Rossi; M. Omaña; A. Chatterjee; C. Metra. - STAMPA. - (2005), pp. 23-28. (Intervento presentato al convegno 11th IEEE International On-Line Testing Symposium tenutosi a Saint Raphael, Francia nel 6-8 luglio 2005).

On-Transistor Level Gate Sizing for Increased Robustness to Transient Faults

ROSSI, DANIELE;OMANA, MARTIN EUGENIO;METRA, CECILIA
2005
2005
Proceedings 11th IEEE International On-Line Testing Symposium
23
28
On-Transistor Level Gate Sizing for Increased Robustness to Transient Faults / J. M. Cazeaux; D. Rossi; M. Omaña; A. Chatterjee; C. Metra. - STAMPA. - (2005), pp. 23-28. (Intervento presentato al convegno 11th IEEE International On-Line Testing Symposium tenutosi a Saint Raphael, Francia nel 6-8 luglio 2005).
J. M. Cazeaux; D. Rossi; M. Omaña; A. Chatterjee; C. Metra
4.01 Contributo in Atti di convegno
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