Lo sviluppo di matrici di pixel di grande area relativa ( 1 cm2) con caratteristiche spinte di risoluzione spaziale (50 m di lato del pixel) e con buona risoluzione temporale da applicare in esperimenti ad alto flusso di particelle (100 MHit/s/cm2) richiede uno studio approfondito dell'architettura di lettura dei singoli pixel. La stessa struttura interna del pixel, l'organizzazione dei pixel sulla matrice (con o senza raggruppamento in macropixels) e la tipologia di lettura (sequenziale, token-passing, parallela, sparsificata) influenzano notevolmente le performances del chip inteso come sistema di rivelazione. Sono già state studiate architetture in grado di avere ottime performances (>98% di efficienza di lettura digitale) su aree più piccole e con granularità temporale dell'ordine di 0.5-2 s con un flusso costante di hit di 100 MHit/s/cm2. Nel progetto attuale ci poniamo come obbiettivo il raggiungimento di efficienze di lettura digitale superiore al 98% con matrici di grande area (1 cm2) e con risoluzioni temporali dell'ordine di 100 ns o inferiori in un chip completamente data-push, cioè utilizzabile a livello di trigger. L'architettura studiata sarà implementabile quindi in un chip full-custom, che potrà quindi essere utilizzato nella prossima generazione di rivelatori di vertice (SuperB o ILC).
M. Villa (2010). Prin 2009 - Architetture di readout digitale per chip di pixels e sistemi di tracciatura online.
Prin 2009 - Architetture di readout digitale per chip di pixels e sistemi di tracciatura online
VILLA, MAURO
2010
Abstract
Lo sviluppo di matrici di pixel di grande area relativa ( 1 cm2) con caratteristiche spinte di risoluzione spaziale (50 m di lato del pixel) e con buona risoluzione temporale da applicare in esperimenti ad alto flusso di particelle (100 MHit/s/cm2) richiede uno studio approfondito dell'architettura di lettura dei singoli pixel. La stessa struttura interna del pixel, l'organizzazione dei pixel sulla matrice (con o senza raggruppamento in macropixels) e la tipologia di lettura (sequenziale, token-passing, parallela, sparsificata) influenzano notevolmente le performances del chip inteso come sistema di rivelazione. Sono già state studiate architetture in grado di avere ottime performances (>98% di efficienza di lettura digitale) su aree più piccole e con granularità temporale dell'ordine di 0.5-2 s con un flusso costante di hit di 100 MHit/s/cm2. Nel progetto attuale ci poniamo come obbiettivo il raggiungimento di efficienze di lettura digitale superiore al 98% con matrici di grande area (1 cm2) e con risoluzioni temporali dell'ordine di 100 ns o inferiori in un chip completamente data-push, cioè utilizzabile a livello di trigger. L'architettura studiata sarà implementabile quindi in un chip full-custom, che potrà quindi essere utilizzato nella prossima generazione di rivelatori di vertice (SuperB o ILC).I documenti in IRIS sono protetti da copyright e tutti i diritti sono riservati, salvo diversa indicazione.
