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Load and Logic Co-Optimization for design of Soft-Error Resistant nanometer CMOS Circuits / Y. Dhillon; A. Diril; A. Chatterjee; C. Metra. - STAMPA. - (2005), pp. 35-40. (Intervento presentato al convegno 11th International On-Line Testing Symposium tenutosi a Saint Raphael, Francia nel 6-8 luglio 2005).

Load and Logic Co-Optimization for design of Soft-Error Resistant nanometer CMOS Circuits

METRA, CECILIA
2005
2005
Proceedings 11th International On-Line Testing Symposium
35
40
Load and Logic Co-Optimization for design of Soft-Error Resistant nanometer CMOS Circuits / Y. Dhillon; A. Diril; A. Chatterjee; C. Metra. - STAMPA. - (2005), pp. 35-40. (Intervento presentato al convegno 11th International On-Line Testing Symposium tenutosi a Saint Raphael, Francia nel 6-8 luglio 2005).
Y. Dhillon; A. Diril; A. Chatterjee; C. Metra
4.01 Contributo in Atti di convegno
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Utilizza questo identificativo per citare o creare un link a questo documento: https://hdl.handle.net/11585/11675
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